ポスト

APUからDDRへはメモリコントローラ経由でアクセスできるのに対し、PLはどうやってもAXIバスIFを使うのでAPUの出口としては同じだろうはそうですが、PLにたどり着くにはAXIバスがリミットになるだろうという気がしてます。実測したことないので実験したいはそうですね。 pic.twitter.com/7raQr72y3j

メニューを開く

FrostyDesign@FrostyDesign_JP

みんなのコメント

メニューを開く

TRM読むと ARMコア出る段階ですでに AXI の 128bit 幅なのですよね。 で、PLへの接続も 128bit だし、DDR4-SDRAM へも 128bit だし、PL だけが遅い理由が謎でして。 キャッシュ設定の問題だけじゃないかとも勘ぐってます。(もしくは DDR4 や OCM へも実はそんなに速くないか)

Ryuji Fuchikami@Ryuz88

人気ポスト

もっと見る
Yahoo!リアルタイム検索アプリ