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blog:izokaの趣味工房 #vhdl に 『 秀丸:vhdl component portmap testbench自動生成マクロ v1.04 』 を公開しました。 izoka.blog.fc2.com/blog-entry-106…

izoka@趣味工房 @izoka_w

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簡単な回路だけどエラーが出ずこの画面にいくと小躍りするくらい嬉しい #FPGA #VHDL #Vivado pic.twitter.com/i4ef16m4Py

usio @usilog

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よっしゃー。 Verilogでも24hoursClockを作成しました。 #Verilog #VHDL #HDL

susumu @soosoomoo

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VHDLで、 std_logic_vectorの変数をprocess文の中に入れることできましたか? (ひょっとして、できませんか?) #VHDL #process文 pic.twitter.com/0WL1KvJwMV

ひ_さゆ_き @otan_eisei

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VHDLの if generate って Cのifdef と違って if generate ~ end generate の間も 構文チェックするのね… 知らなかった…古いコードをそのまま残そうとしたけどコメントアウトするしかないのねぇ… #VHDL #ModelSim まだまだ先は長い…

まつ~らと~る @maxx_qz

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