STEAM Tokyoストア商品紹介59 Seeed Studio XIAO ESP32C3 ¥980 新しいRISC-Vアーキテクチャを採用し、Wi-FiとBLEの両方の無線接続が可能です。 付属のU.FLアンテナで100m以上の通信をサポート。steam-tokyo.com/product/seeed-…

過去のマガジンおすすめ3選！ 図解で理解する話題のイーサリアムL2"Bla… ▼bokujyuumai-salon.ethereum-japan.net/magazine/19068 イーサリアム(ETH)の短期利確目安 ETHは… ▼bokujyuumai-salon.ethereum-japan.net/magazine/8150 Vitalikが提案したイーサリアムRISC-Vベ… ▼bokujyuumai-salon.ethereum-japan.net/magazine/23287 #イーサリアム #DeFi #ビットコイン #仮想通貨

Efinix社のRISC-V IPコア Sapphire SoC zep.co.jp//mmaruyama/art… ・・・・・・・・・・・・ Sapphire SoCは，RISC-Vアーキテクチャをベースとした32ビットCPUコアを内蔵し，パイプライン処理や割込み対応，例外処理などを網羅〈ZEPマガジン〉 #efinix #riscv pic.x.com/0PzQ0fhDle

ESP32-C5ってのが出たのか。RISC-V 240Mhzシングルコア デュアルバンドWifi USBって特徴かな

一般消費者が使うフェーズには到底及んでいないが RISC-V の照らす未来は明るいとのこと☺️ x.com/risc_v/status/…

オープンソースRISC-V：スーパースカラ、アウトオブオーダー実行のエネルギー効率 Open-Source RISC-V: Energy Efficiency of Superscalar, Out-of-Order Execution arxiv.org/abs/2505.24363 2025-06-17 05:00:05 +0900

返信先:@lnln_ch無印は動かないんじゃないかな c3はrisc-vなのでそのままではいかなそう arduinoならわんちゃんいけそうだけど

「QiMeng-CPU-v1: 完全に自動設計された世界初のプロセッサコアとされ、わずか5時間で32ビットRISC-V CPUの設計を完了した。」 『中国、AI全自動チップ設計システム「QiMeng」発表――半導体設計の“民主化”か、それとも覇権への狼煙か？ 』xenospectrum.com/china-announce… @XenoSpectrumJPより

MicroblazeのGCCは結構あれだからRISC-Vになるのはいいことだと思ってる。 x.com/windy_pon/stat…

最近 #Zynq ばっかりで #MicroBlaze は使ってなかったんだけど、 #Vivado 2025.1でMBのプロジェクト開いたらMicroBlaze-Vへの移行をオススメしてくるのねww なんか良くなるのかしら？ MB-gccのアホなコード生成が、RISC-Vのgccなら品質良くなるってのはありそうだな pic.x.com/7gdu1RCXE2

Espressifが開発中のRISC-V 500MHz Wi-Fi6+PCIeっていうやつ、MediaTekのWi-Fiルータ用SoCみたいなもんでWi-Fi AP作るためのやつなんだろうな。

そういや、電子タバコの制御ICにRISC-V使われてるって話あったな

今年3月に発表されたインフィニオンのRISC-V導入の件。 車載用途では問題が発生した際に責任の所在を明らかにする必要があるため(ISO 26262参照)、これまでオープンソースのRISC-V採用には消極的でした。 以前よりコスト効率と柔軟な設計を重要視している姿勢が伺えます🤔 infineon.com/cms/jp/about-i…

Chipletの開発にRISC-V関係ねえだろうしな。

高性能なRISC-Vプロセッサ「SG2042」搭載をした動画処理、ネットワーク通信、大容量ストレージを統合した最新の2Uラック型コンバージドサーバー「RS-SRM120」販売開始 dreamnews.jp/press/00003170…

インフィニオン「Automotive RISC-V Prototype」向けにSynopsys社「RISC-Vコア・バーチャルプロトタイプ（VP）」と「UDE 2025」トレース解析とデバッグ環境提供 dreamnews.jp/press/00003189…

返信先:@a4lgありがとうございます！ 該当する記述見つけられました RISC-V ABIs Specification は読んだことなかったので読み込んでみます

返信先:@shmknrk現行の記述に関しては、リセットベクトルについては RISC-V ISA Manual (version 20240411) だと Privileged の 3.4. Reset、sp のアライメントに関しては ILP32E 以外は RISC-V ABIs Specification (version 1.0) の 2.1. Integer Calling Convention に (原文: 128-bit)。 riscv.org/specifications…

Rocket Chip と CVA6 は bootrom の base address が 0x0001 0000 になってるから、典型的な RISC-V プロセッサではテキスト (プログラム・コード) が 0x0001 0000 始まりなんだと思う でも言われてみれば Spike は 0x0000 1000 始まりだったな

返信先:@a4lgあれ、そうなんですね isa manual の方では該当する記述を見つけられていなかったので助かります 一応伝えておきますと、上記の記述が書かれていたのは原典の「第3章 RISC-V のアセンブリ言語」の図3.10のキャプションです

返信先:@shmknrkじゃあ実際はどうなのかというと、割と自由に決めちゃって OK です (pc はプラットフォームが定める何らかの値、sp に至っては RISC-V の Privileged 仕様だとリセット時の値指定は未指定 [UNSPECIFIED] であり、別仕様の calling convention で要求される 16 バイトアライメントすら必要がない)。

RISC-V 原典に - スタックポインタ (sp) は 0xbfff fff0 から始まる - テキスト (プログラム・コード) は 0x0001 0000 から始まる と書かれてるのを見つけた これちゃんとソフトウェア規約で定められてたんか

RISC-Vやめるか……

というかｺﾝｽｰﾏｰ向けのﾁｯﾌﾟも出してほしいが、ｺﾝｽｰﾏｰ向けのOSがRISC-Vに対応してないからビジネスとしては難しいんすかねえ。

@grvt_io 最初の120日間で50億ドルの取引量を達成しました 5月は早くも好調のようです。これからさらに多くのことが起こります。特に、さらにいくつかのメインネットのローンチ、プライベート相互運用性の進展、そして新しいRISC-V証明器のベンチマークテストが見られることに興奮しています。

Cortex 一択です。x86？RISC-Ⅴ？仕事でそれを使うこと確定でない限り避けときましょ。 汎用OS、つまりLinuxやらWindowsなら cortex Aシリーズやりましょ。仮想アドレスのMMUの… (残り75文字) #mond_hangstuck mond.how/ja/topics/g5k0…

返信先:@aigamoidVRCPS3本体でいうとCELLの問題というよりも、一番は開発環境の悪さだったと思ってる 次に初期のPS3って客層がブレブレなイメージが強い まあ今だとARMアーキテクチャで開発するのが無難だろうね RISC-Vもあるけど

ARMで出来ることはRISC-Vでも出来るんだよぉ！

RISC-V のようなノイマン型アーキテクチャではバッファサイズを超えるデータを外部から与えられた場合にバッファーオーバーランやスタックフレームの破壊を通じて危険なコード実行を誘発させる脆弱性を作り込む可能性が高まるというトレードオフにあるような気がする…

EVM や WASM などのスタックマシンは、RISC-V などのノイマン型のレジスタマシンに対してパイプライン化や最適化のしやすさで劣るだけでなく、ゼロ知識証明回路の複雑さを招き計算機資源をより多く必要とするという点で問題を抱えているが…

返信先:@touketupanda他1人FusakaでEVMに代わるRISC-Vベースの仮想マシンが導入される、みたいな情報もちらほら pic.x.com/rRqfbOWQOk

返信先:@touketupandaあまり詳しくないんですが 今年ホスキンソンやヴィタリックがRISC-V統合を提案してたのですが そのRISC-Vベースのゼロ知識仮想マシンを開発するのがRISC ZERO ここら辺ちょっと気になります pic.x.com/gmdrZ17IWf

Rocky Linux 10がリリースされてた。RISC-VボードのVisionFive2がサポートされているので、試してみようかな。 rockylinux.org/ja-JP/news/roc… #rocky_linux

iosであれば内部APIを呼び出して、『Risc-Vで実行しても問題無いか？』までを同様に、LLVMでセキュリティチェックしてそうですが。🙄（実際の内訳に関しては知りません。） 一度認証が降りれば、次回実行時に少しは高速化出来る可能性はあります。（LLVMがPythonとios側で別途存在するのであれば）

RISC-VはARM用のアセンブラじゃないですかね？🙄（よく知らないんだけど、これもハードウェアJITっぽい） 6502アセンブリと同じというのは本当ですか？

本当にRISC-VのBare-metal Programmingが快適すぎる，x86_64に費やしたあの時間は何だったのか

周りは ESP32 大好きおじさんが多いので RISC-V 系統買いなさいの圧もある👀

RISC-Vは早めにどっかが押さえたほうがと思ってたら 中国に゙先手打たれたし ハードの世界への投資に関しては世の中アホばっかりや

RISC-Vに移行したら､全てが自分のコントロール下に置けるという発想になるのは能天気というか… マヌケというか ノンケと言うか… あくまでRVは命令だけであって､それの実装は各社ベンダーによって委ねられるわけでして… しかもISA制定はオープンが故に遅い… (ジム・ケラーも指摘してる)